vga接口旁边的绿色的接口是什么,vga旁边的白色接口
VGA简介
VGA(视频图形阵列)是一种使用模拟信号的计算机显示标准,由IBM于1987年提出。它首先指的是显示器。
640X480此显示模式。这个实验程序采用640X480模式,即每行有640个像素,整个显示区域共有480个像素。
好的。VGA接口是D型接口,采用非对称15针连接方式。共有15个引脚,分为3排,每排5个孔。这个实验带
只使用了五个引脚,分别是红色信号输入(R)、绿色信号输入(G)、蓝色信号输入(B)和行同步信号输入(h_sync)。
和场同步信号输入(v_sync)。
第二,VGA时序
VGA的扫描顺序是从左到右,从上到下。例如,在640X480的显示模式下,从显示器的左上角向右扫描,直到
扫描完60个像素后,回到最左侧开始扫描第二行,依此类推。当扫描第480行时,图像的显示完成。到如今
回到左上角,开始扫描下一张图片。如果每秒能完成60帧,则屏幕刷新频率为60Hz。从宏观上看,一帧屏幕包括
填充了40行640列,但实际上,一帧屏幕包含除了显示区域之外没有显示的其他部分,作为边框或用于同步。
具体来说,一个完整的行同步信号包括四个部分:左帧、显示区、右帧和返回区,共800个像素,及其分布
如下所示:
左边界:48
展示面积:640
右框架:16
返回区域:96
类似地,完整的垂直同步信号也被分成四个区域,总共525个像素,其分布如下:
顶部框架:33
展示面积:480
下边框:10
返回区域:2
三。不同像素和刷新频率下的VGA段长度对照表
四、VGA显示器颜色编码表
第五,实验设计
1.K17用作复位键。按下时,所有信号复位,屏幕显示黑色。
2.滑动开关SW0(L13)和SW1(L14)作为输入。SW1 SW0=00时,屏幕垂直显示8色;当SW1 SW0=01时,屏幕
横向显示8种颜色;当SW1 SW0=1X时,屏幕仅显示一种颜色。
不及物动词实验结果
不及物动词不得不说的一些问题
1.用VGA线连接板上的接口和笔记本的接口,但是一点反应都没有?
因为笔记本上的VGA接口是输出口,不能输入!基本上VGA线要接在桌面的显示屏上。
结果来了。
2.VGA频率的计算?
是相应像素X刷新频率.本实验中为800*525*60=25200000HZ。在verilog源代码中,你可以看到
板的频率(50MHZ)除以二(25MHZ)。
3.从上面的VGA时序图可以发现,行同步信号和场同步信号都是低电平有效。在场同步期间,显示前沿和显示后沿
其中输出RGB信号无效,此时RGB=3b000,否则无法正常显示。
4.扫描从上到下,从左到右进行。每次电子束实际上只扫描一个像素,因为扫描速度非常快,
我们感觉都扫描过了。
5.每个像素的RGB信号值必须在代码中确定。也就是说,代码中必须有行和列的计数值。800像素行,
第96行显示后沿的48=144像素不显示。此后,显示640个像素。然后不显示前面的16个像素。
可以用同样的方式推动列的显示。
七。密码
1.verilog源代码
模块VGA( CLK,RST,DIN,DOUT,VGA_HSYNC,VGA _ VSYNC);
输入CLK;//系统时钟=50MHz
输入RST;//高电平有效
输入[1:0]DIN;
输出[2:0]DOUT;//RGB
输出VGA _ HSYNC
输出VGA _ VSYNC
reg[2:0]RGB;
reg[9:0]h _ CNT;//水平计数器
reg[9:0]v _ CNT;//垂直计数器
CLK VGA;//VGA时钟=25MHz
线[1:0]状态;
电线数据_有效;
赋值DOUT=data_valid?RGB:3 d0;//当数据无效时,RGB必须全为0。
赋值状态=DIN
赋值VGA_HSYNC=( h_cnt=10d96)?1 B1:1 B0;
赋值VGA_VSYNC=( v_cnt=10d2)?1 B1:1 B0;
赋值data _ valid=((h _ CNT 10 d143)(h _ CNT 10 d784)(v _ CNT 10 d34)(v _ CNT 10 d515));
///////生成VGA时钟=25MHz ///////
总是@(CLK或RST)开始
if(RST)VGA _ CLK=1 B0;
else VGA _ CLK=~ VGA _ CLK;
///////水平计数器////////
总是@(posedge VGA_CLK或波塞奇RST)开始
if(RST)h _ CNT=10 d0;
else if(h _ CNT==10 d799)h _ CNT=10 d0;
else h _ cnt=h _ cnt 1 b1
////////垂直计数器///////
总是@(posedge VGA_CLK或波塞奇RST)开始
if(RST)v _ CNT=10 d0;
else if(v _ CNT==10 d524)v _ CNT=10 d0;
else if(h _ CNT==10 d799)v _ CNT=v _ CNT 1 B1;
else v _ cnt=v _ cnt
总是@(CLK或RST)开始
如果(RST)开始
RGB=3 d0
否则开始
案例(州)
2b00:开始
if((h _ CNT 10 d143)(h _ CNT=10 d223))RGB=3 d000;
else if((h _ CNT 10 d223)(h _ CNT=10 d303))RGB=3 b001;
else if((h _ CNT 10 d303)(h _ CNT=10 d383))RGB=3 b010;
else if((h _ CNT 10 d383)(h _ CNT=10 d463))RGB=3 b011;
else if((h _ CNT 10 d463)(h _ CNT=10 d543))RGB=3 b100;
else if((h _ CNT 10 d543)(h _ CNT=10 d623))RGB=3 b101;
else if((h _ CNT 10 d623)(h _ CNT=10 d703))RGB=3 b110;
else if((h _ CNT 10 d703)(h _ CNT=10 d783))RGB=3 b111;
b01:开始
if((v _ CNT 10 d34)(v _ CNT=10 d94))RGB=3 d000;
else if((v _ CNT 10 d94)(v _ CNT=10 d154))RGB=3 b001;
else if((v _ CNT 10 d154)(v _ CNT=10 d214))RGB=3 b010;
else if((v _ CNT 10 d214)(v _ CNT=10 d274))RGB=3 b011;
else if((v _ CNT 10 d274)(v _ CNT=10 d334))RGB=3 b100;
else if((v _ CNT 10 d334)(v _ CNT=10 d394))RGB=3 b101;
else if((v _ CNT 10 d394)(v _ CNT=10 d454))RGB=3 b110;
else if((v _ CNT 10 d454)(v _ CNT=10 d514))RGB=3 b111;
默认:RGB=3 b101
结束案例
末端模块
2、ucf约束文件
NET CLK LOC= C9 io standard=LV CMOS 33;
净CLK的期=20.0纳秒高40%;
NET RST LOC= K17 io standard=LVTTL 下拉;
NET DOUT[2] LOC= H14 io standard=LVTTL DRIVE=8 SLEW=FAST;
NET DOUT[1] LOC= H15 io standard=LVTTL DRIVE=8 SLEW=FAST;
NET DOUT[0] LOC= G15 io standard=LVTTL DRIVE=8 SLEW=FAST;
NET VGA _ VSYNC LOC= F14 io standard=LVTTL DRIVE=8 SLEW=FAST;
NET VGA _ HSYNC LOC= F15 io standard=LVTTL DRIVE=8 SLEW=FAST;
NET DIN[0] LOC= L13 io standard=LVTTL pull up;
NET DIN[1] LOC= L14 io standard=LVTTL pull up;